Русский dropdown-ico

Cypress CY7C1394CV18 инструкция обслуживания

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30

Идти на страницу of

Похожие руководства по эксплуатации

Хорошее руководство по эксплуатации

Законодательство обязывает продавца передать покупателю, вместе с товаром, руководство по эксплуатации Cypress CY7C1394CV18. Отсутствие инструкции либо неправильная информация, переданная потребителю, составляют основание для рекламации в связи с несоответствием устройства с договором. В законодательстве допускается предоставлении руководства в другой, чем бумажная форме, что, в последнее время, часто используется, предоставляя графическую или электронную форму инструкции Cypress CY7C1394CV18 или обучающее видео для пользователей. Условием остается четкая и понятная форма.

Что такое руководство?

Слово происходит от латинского "instructio", тоесть привести в порядок. Следовательно в инструкции Cypress CY7C1394CV18 можно найти описание этапов поведения. Цель инструкции заключается в облегчении запуска, использования оборудования либо выполнения определенной деятельности. Инструкция является набором информации о предмете/услуге, подсказкой.

К сожалению немного пользователей находит время для чтения инструкций Cypress CY7C1394CV18, и хорошая инструкция позволяет не только узнать ряд дополнительных функций приобретенного устройства, но и позволяет избежать возникновения большинства поломок.

Из чего должно состоять идеальное руководство по эксплуатации?

Прежде всего в инструкции Cypress CY7C1394CV18 должна находится:
- информация относительно технических данных устройства Cypress CY7C1394CV18
- название производителя и год производства оборудования Cypress CY7C1394CV18
- правила обслуживания, настройки и ухода за оборудованием Cypress CY7C1394CV18
- знаки безопасности и сертификаты, подтверждающие соответствие стандартам

Почему мы не читаем инструкций?

Как правило из-за нехватки времени и уверенности в отдельных функциональностях приобретенных устройств. К сожалению само подсоединение и запуск Cypress CY7C1394CV18 это слишком мало. Инструкция заключает ряд отдельных указаний, касающихся функциональности, принципов безопасности, способов ухода (даже то, какие средства стоит использовать), возможных поломок Cypress CY7C1394CV18 и способов решения проблем, возникающих во время использования. И наконец то, в инструкции можно найти адресные данные сайта Cypress, в случае отсутствия эффективности предлагаемых решений. Сейчас очень большой популярностью пользуются инструкции в форме интересных анимаций или видео материалов, которое лучше, чем брошюра воспринимаются пользователем. Такой вид инструкции позволяет пользователю просмотреть весь фильм, не пропуская спецификацию и сложные технические описания Cypress CY7C1394CV18, как это часто бывает в случае бумажной версии.

Почему стоит читать инструкции?

Прежде всего здесь мы найдем ответы касательно конструкции, возможностей устройства Cypress CY7C1394CV18, использования отдельных аксессуаров и ряд информации, позволяющей вполне использовать все функции и упрощения.

После удачной покупки оборудования/устройства стоит посвятить несколько минут для ознакомления с каждой частью инструкции Cypress CY7C1394CV18. Сейчас их старательно готовят или переводят, чтобы они были не только понятными для пользователя, но и чтобы выполняли свою основную информационно-поддерживающую функцию.

Содержание руководства

  • Страница 1

    18-Mbit DDR-II SIO SRAM 2-W ord Burst Architecture CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Cypress Semiconductor Corpora tion • 198 Champion Court • San Jose , CA 95134-1709 • 408-943-2600 Document #: 001-07162 Rev . *C Revised May 22, 2008 Features ■ 18-Mbit density (2M x 8, 2M x 9, 1M x 18, 512K x 36) ■ 300 MHz clock for h[...]

  • Страница 2

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 2 of 30 Logic Block Diagram (CY7C1392CV18) Logic Block Diagram (CY7C1992CV18) 1M x 8 Array CLK A (19:0) Gen. K K Control Logic Address Register D [7:0] Read Add. Decode Read Data Reg. LD Q [7:0] Reg. Reg. Reg. 8 8 16 8 NWS [1:0] V REF Write Add. Decode Wri te [...]

  • Страница 3

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 3 of 30 Logic Block Diagram (CY7C1393CV18) Logic Block Diagram (CY7C1394CV18) 512K x 18 Array CLK A (18:0) Gen. K K Control Logic Address Register D [17:0] Read Add. Decode Read Data Reg. LD Q [17:0] Reg. Reg. Reg. 18 36 18 BWS [1:0] V REF Write Add. Decode Wr[...]

  • Страница 4

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 4 of 30 Pin Configuration The Pin Configuration for CY7C1392CV1 8, CY7C199 2CV18, CY7C1393CV1 8, and CY7C1394CV18 follows . [1] 165-Ball FBGA (13 x 15 x 1 .4 mm) Pinout CY7C1392CV18 (2M x 8) 123456789 10 11 A CQ NC/72M A R/W NWS 1 K NC/144M LD A NC/36M CQ B NC[...]

  • Страница 5

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 5 of 30 CY7C1393CV18 (1M x 18) 123456789 10 11 A CQ NC/144M NC/36M R/W BWS 1 K NC/28 8M LD A NC/72M CQ B NC Q9 D9 A NC K BWS 0 AN C N C Q 8 C NC NC D10 V SS AAA V SS NC Q7 D8 D NC D1 1 Q1 0 V SS V SS V SS V SS V SS NC NC D7 E NC NC Q1 1 V DDQ V SS V SS V SS V [...]

  • Страница 6

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 6 of 30 Pin Definitions Pin Name IO Pin Descripti on D [x:0] Input- Synchronous Data input signals. Sampled o n the rising edge of K and K clocks during valid write operations. CY7C1392CV18 - D [7:0] CY7C1992CV18 - D [8:0] CY7C1393CV18 - D [17:0] CY7C1394CV18 [...]

  • Страница 7

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 7 of 30 CQ Echo Clock CQ is referenced with r espect to C . This is a free-running clock and is syn chronized to the input clock for output data (C) of the DDR-II. In the single clock mode, CQ is generated with respect to K. The timi ngs for the echo clocks is[...]

  • Страница 8

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 8 of 30 Functional Overview The CY7C1392CV18, CY7C1992CV18, CY7C1 393CV18, and CY7C1394CV18 are synchronous pi pelined Burst SRAMs equipped with a DDR-II Separate IO interface, which operates with a read latency of one and half cycles when DOFF pin is tied HIG[...]

  • Страница 9

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 9 of 30 synchronized to the output clock of the DDR-II. In the single clock mode, CQ is generated with respect to K and CQ is g enerated with respect to K . The timing for the echo clocks is shown in Switching Characteristics on page 23. DLL These chips use a [...]

  • Страница 10

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 10 of 30 T ruth T able The truth table for CY7C1392CV18, CY7C1992CV1 8, CY7C1393C V18, and CY7C1394CV18 follows. [2, 3, 4, 5, 6, 7] Operation K LD R/W DQ DQ Write Cycle: Load address; wait one cycle; input write data on consecutive K and K rising edges. L-H L [...]

  • Страница 11

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 1 1 of 30 Write Cycle Descriptions The write cycle description t able for CY7C1 992CV18 follows. [2, 8] BWS 0 K K Comments L L–H – During the data portion of a write sequence, the single b yte (D [8:0] ) is written into the device. L – L –H During the [...]

  • Страница 12

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 12 of 30 IEEE 1 149.1 Serial Boundary Scan (JT AG) These SRAMs incorporate a serial boundary scan T est Access Port (T AP) in the FBGA p ackage. This part is fully comp liant with IEEE S tandard #1 149.1-2001. The T AP operates using JEDEC standard 1.8V IO log[...]

  • Страница 13

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 13 of 30 IDCODE The IDCODE instruction loads a vendor-specific, 32-bi t code into the instruction re gister . It also places the instru ction register between the TDI and TDO pins and shifts the IDCODE out of the device when the T AP controller enters the Shif[...]

  • Страница 14

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 14 of 30 T AP Controller St ate Diagram The state diagram for the T AP controller follows. [9] TEST -LOGIC RESET TEST -LOGIC/ IDLE SELECT DR-SCAN CAPTURE-DR SHIFT -DR EXIT1-DR P AUSE-DR EXIT2-DR UPDA TE-DR 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 1 0 1 0 0 0 1 0 1 1 0 1 [...]

  • Страница 15

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 15 of 30 T AP Controller Block Diagram T AP Electrical Characteristics Over the Operating Range [10, 1 1, 12] Parameter Description T est Conditions Min Max Unit V OH1 Output HIGH V oltage I OH = − 2.0 mA 1.4 V V OH2 Output HIGH V oltage I OH = − 100 μ A1[...]

  • Страница 16

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 16 of 30 T AP AC Switching Characteristics Over the Operating Range [13, 14] Parameter Description Min Max Unit t TCYC TCK Clock Cycle Time 50 ns t TF TCK Clock Frequency 20 MHz t TH TCK Clock HIGH 20 ns t TL TCK Clock LOW 20 ns Setup Times t TMSS TMS Setup to[...]

  • Страница 17

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 17 of 30 Identification R egi ster Definitions Instruction Field Va l u e Description CY7C1392CV18 CY7C1992CV18 CY7 C1393CV18 CY7C1394CV18 Revision Numb er (31:29) 000 000 000 000 V ersion number . Cypress Device ID (28:12) 1 1010100010000101 1 10101000 10001 [...]

  • Страница 18

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 18 of 30 Boundary Scan Order Bit # Bump ID Bit # Bump ID Bit # Bump ID Bit # Bum p ID 0 6R 28 10G 56 6A 84 2J 1 6 P2 9 9 G 5 7 5 B8 5 3 K 2 6N 30 1 1F 58 5A 86 3J 3 7P 31 1 1G 59 4A 87 2K 4 7 N3 2 9 F 6 0 5 C8 8 1 K 5 7R 33 10F 61 4B 89 2L 6 8R 34 1 1E 62 3A 9[...]

  • Страница 19

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 19 of 30 Power Up Sequence in DDR-II SRAM DDR-II SRAMs must be power ed up and initialized in a predefined manner to prevent unde fined operations. Power Up Sequence ■ Apply power and drive DO FF either HIGH or LOW (all other inputs can be HIGH or LOW). ❐ [...]

  • Страница 20

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 20 of 30 Maximum Ratings Exceeding maximum ratin gs may impair the useful life o f the device. These user guidelines are not teste d. S torage T emperature .................. ............... –65°C to +150°C Ambient T empe r at ur e with Power Applied.. –[...]

  • Страница 21

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 21 of 30 I DD [19] V DD Operating Supply V DD = Max, I OUT = 0 mA, f = f MAX = 1/t CYC 200 MHz (x8) 575 mA (x9) 575 (x18) 600 (x36) 630 167 MHz (x8) 485 mA (x9) 490 (x18) 500 (x36) 540 I SB1 Automatic Power Down Current Max V DD , Both Ports Deselected, V IN ?[...]

  • Страница 22

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 22 of 30 Cap acit ance T ested initially and after any design or process change that may affect these parameters. Parameter Description T est Condit ions Max Unit C IN Input Capacitance T A = 25 ° C, f = 1 MHz, V DD = 1.8V , V DDQ = 1.5V 5 pF C CLK Clock Inpu[...]

  • Страница 23

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 23 of 30 Switching Characteristics Over the Operating Range [20, 21] Cypress Parameter Consor tium Parameter Description 300 MHz 278 MHz 250 MHz 20 0 MHz 167 MHz Unit Min Max Min Max Min Max Min Max Min Max t POWER V DD (T ypical) to the First Access [22] 1111[...]

  • Страница 24

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 24 of 30 Output T imes t CO t CHQV C/C Clock Rise (or K/K in single clock mode) to Data V alid – 0.45 – 0.45 – 0.45 – 0.45 – 0.50 ns t DOH t CHQX Data Output Hold af ter Output C/C Clock Rise (Active to Active) –0.45 – – 0.45 – –0.45 – ?[...]

  • Страница 25

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 25 of 30 Switching W aveforms Figure 5. Read/Write/Deselect Sequence [2 7, 28, 29 ] K 123 4 5 6 7 8 K LD R/W A Q D C C# READ (burst of 2) READ (burst of 2) READ (burst of 2) WRITE (burst of 2) WRITE (burst of 2) t KHCH t KHCH NOP NOP CQ CQ# t KH t KHKH t CO t [...]

  • Страница 26

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 26 of 30 Ordering Information Not all of the speed, package, and temper ature ranges are available. Please cont act your local sale s representative or visit www .cypress.com for actual products offered. Spee d (MHz) Ordering Code Package Diagram Package T ype[...]

  • Страница 27

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 27 of 30 250 CY7C1392CV18-250BZ C 51-85180 165-Ball Fine Pitch Ball Grid Array (13 x 15 x 1.4 mm) Commercial CY7C1992CV18-250BZC CY7C1393CV18-250BZC CY7C1394CV18-250BZC CY7C1392CV18-250BZXC 5 1-85180 165-Ball Fine Pitch Ball Grid Array (13 x 15 x 1.4 mm) Pb-Fr[...]

  • Страница 28

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 28 of 30 167 CY7C1392CV18-167BZ C 51-85180 165-Ball Fine Pitch Ball Grid Array (13 x 15 x 1.4 mm) Commercial CY7C1992CV18-167BZC CY7C1393CV18-167BZC CY7C1394CV18-167BZC CY7C1392CV18-167BZXC 5 1-85180 165-Ball Fine Pitch Ball Grid Array (13 x 15 x 1.4 mm) Pb-Fr[...]

  • Страница 29

    CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY7C1394CV18 Document #: 001-07162 Rev . *C Page 29 of 30 Package Diagram Figure 6. 165-Ball FBGA (13 x 15 x 1.4 mm), 51-85180 A 1 PIN 1 CORNER 15.00±0.10 13.00±0.10 7.00 1.00 Ø0.50 (165X) Ø 0 . 2 5MCAB Ø0.05 M C B A 0.15(4X) 0.35±0.06 SEATING PLANE 0.53±0.05 0.25 C 0.15 C PIN 1 CORNER TOP VIEW BOTTOM[...]

  • Страница 30

    Document #: 001-07162 Rev . *C Revised May 22, 2008 Page 30 of 30 QDR RAMs an d Quad Data Rate RAMs comp rise a new family of product s developed by Cypress, I DT , NEC, R enesas, and Sa msung. All pr oduct and comp any names mentioned i n this documen t are the tr ad emarks of their respe ctive hold ers. CY7C1392CV18, CY7C1992CV18 CY7C1393CV18, CY[...]