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Cypress CY7C1548V18 manual

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Bom manual de uso

As regras impõem ao revendedor a obrigação de fornecer ao comprador o manual com o produto Cypress CY7C1548V18. A falta de manual ou informações incorretas fornecidas ao consumidor são a base de uma queixa por não conformidade do produto com o contrato. De acordo com a lei, pode anexar o manual em uma outra forma de que em papel, o que é frequentemente utilizado, anexando uma forma gráfica ou manual electrónicoCypress CY7C1548V18 vídeos instrutivos para os usuários. A condição é uma forma legível e compreensível.

O que é a instrução?

A palavra vem do latim "Instructio" ou instruir. Portanto, no manual Cypress CY7C1548V18 você pode encontrar uma descrição das fases do processo. O objetivo do manual é instruir, facilitar o arranque, a utilização do equipamento ou a execução de determinadas tarefas. O manual é uma coleção de informações sobre o objeto / serviço, um guia.

Infelizmente, pequenos usuários tomam o tempo para ler o manual Cypress CY7C1548V18, e um bom manual não só permite conhecer uma série de funcionalidades adicionais do dispositivo, mas evita a formação da maioria das falhas.

Então, o que deve conter o manual perfeito?

Primeiro, o manual Cypress CY7C1548V18 deve conte:
- dados técnicos do dispositivo Cypress CY7C1548V18
- nome do fabricante e ano de fabricação do dispositivo Cypress CY7C1548V18
- instruções de utilização, regulação e manutenção do dispositivo Cypress CY7C1548V18
- sinais de segurança e certificados que comprovam a conformidade com as normas pertinentes

Por que você não ler manuais?

Normalmente, isso é devido à falta de tempo e à certeza quanto à funcionalidade específica do dispositivo adquirido. Infelizmente, a mesma ligação e o arranque Cypress CY7C1548V18 não são suficientes. O manual contém uma série de orientações sobre funcionalidades específicas, a segurança, os métodos de manutenção (mesmo sobre produtos que devem ser usados), possíveis defeitos Cypress CY7C1548V18 e formas de resolver problemas comuns durante o uso. No final, no manual podemos encontrar as coordenadas do serviço Cypress na ausência da eficácia das soluções propostas. Atualmente, muito apreciados são manuais na forma de animações interessantes e vídeos de instrução que de uma forma melhor do que o o folheto falam ao usuário. Este tipo de manual é a chance que o usuário percorrer todo o vídeo instrutivo, sem ignorar especificações e descrições técnicas complicadas Cypress CY7C1548V18, como para a versão papel.

Por que ler manuais?

Primeiro de tudo, contem a resposta sobre a construção, as possibilidades do dispositivo Cypress CY7C1548V18, uso dos acessórios individuais e uma gama de informações para desfrutar plenamente todos os recursos e facilidades.

Após a compra bem sucedida de um equipamento / dispositivo, é bom ter um momento para se familiarizar com cada parte do manual Cypress CY7C1548V18. Atualmente, são cuidadosamente preparados e traduzidos para sejam não só compreensíveis para os usuários, mas para cumprir a sua função básica de informação

Índice do manual

  • Página 1

    72-Mbit DDR-II+ SRAM 2-W ord Burst Architecture (2.0 Cycle Read Latency) CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Cypress Semiconductor Corpora tion • 198 Champion Court • San Jose , CA 95134-1709 • 408-943-2600 Document Number: 001-06550 Rev . *E Revised March 1 1, 2008 Features ■ 72-Mbit density (8M x 8, 8M x 9, 4M x 18, 2M x 36)[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 2 of 28 Logic Block Diagram (CY7C1546V18) Logic Block Diagram (CY7C1557V18) CLK A (21:0) Gen. K K Control Logic Address Register Read Add. Decode Read Data Reg. R/W DQ [7:0] Output Logic Reg. Reg. Reg. 8 8 16 8 NWS [1:0] V REF Write Add. Decode 8 8 LD Control[...]

  • Página 3

    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 3 of 28 Logic Block Diagram (CY7C1548V18) Logic Block Diagram (CY7C1550V18) CLK A (20:0) Gen. K K Control Logic Address Register Read Add. Decode Read Data Reg. R/W DQ [17:0] Output Logic Reg. Reg. Reg. 18 18 36 18 BWS [1:0] V REF Write Add. Decode 18 18 LD C[...]

  • Página 4

    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 4 of 28 Pin Configuration The pin configuration for CY7C1546V18, CY7C 1557 V18, CY7C1548V18, and CY7C15 50V18 follow . [2] 165-Ball FBGA (15 x 17 x 1 .4 mm) Pinout CY7C1546V18 (8M x 8) 123456789 10 11 A CQ AA R / W NWS 1 K NC/144M LD AA C Q B NC NC NC A NC/28[...]

  • Página 5

    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 5 of 28 CY7C1548V18 (4M x 1 8) 123456789 10 11 A CQ AA R / W BWS 1 K NC/14 4M LD AA C Q B NC DQ9 NC A NC/288M K BWS 0 AN C N C D Q 8 C NC NC NC V SS AN CA V SS NC DQ7 NC D NC NC DQ10 V SS V SS V SS V SS V SS NC NC NC E NC NC DQ1 1 V DDQ V SS V SS V SS V DDQ N[...]

  • Página 6

    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 6 of 28 Pin Definitions Pin Name IO Pin D escription DQ [x:0] Input and Output Synchronous Dat a Input or Output Signals . Inputs are sampled on the rising edge of K and K clocks during valid write operations. These pins dri ve out the requested data during a[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 7 of 28 ZQ Input Output Impe dance Matchin g Input . This input is used to tune the device out puts to the system data bus impedance. CQ, CQ , and Q [x:0] output impedance are set to 0.2 x R Q, where RQ is a resistor connected between ZQ an d ground. Altern a[...]

  • Página 8

    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 8 of 28 Functional Overview The CY7C1546V18, CY7C1557V18, CY7C1 548V18, and CY7C1550V18 are synchronous pipelined Burst SRAMs equipped with a DDR interface. Accesses are initiated on the ri sing edge of the positive input clock (K). All synchronous input and [...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 9 of 28 Echo Clocks Echo clocks are provided on the DDR- II+ to simplify data capture on high-speed systems. T wo echo clocks ar e generated by the DDR-II+. CQ is referenced with respect to K a nd CQ is refer- enced with respect to K . These are free-running [...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 10 of 28 T ruth T able The truth table for CY7C1546V18, CY7C1557V18, CY7C1548V18, and CY7C1550V18 follows. [3, 4, 5, 6, 7, 8] Operation K LD R/W DQ DQ Write Cycle: Load address; wait one cycle; input write data on consecutive K and K rising edges. L-H L L D(A[...]

  • Página 11

    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 1 1 of 28 Write Cycle Descriptions The write cycle description t able for CY7C1 557V18 follows. [3, 9] BWS 0 K K Comments L L–H – During the data portion of a write sequence, th e single byte (D [8:0] ) is written into the device. L – L–H During the d[...]

  • Página 12

    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 12 of 28 IEEE 1 149.1 Serial Boundary Scan (JT AG) These SRAMs incorporate a serial boundary scan T est Access Port (T AP) in the FBGA p ackage. This part is fully comp liant with IEEE S tandard #1 149.1-2001. The T AP operates usin g JEDEC standard 1.8V IO l[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 13 of 28 IDCODE The IDCODE instruction loads a vendor-specific, 32-bi t code into the instruction re gister . It also places the instruction register between the TDI and TDO pins and shifts the IDCODE out of the device when the T AP controller enters the Shif[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 14 of 28 T AP Controller St ate Diagram The state diagram for the T AP controller follows. [10] TEST -LOGIC RESET TEST -LOG IC/ IDLE SELECT DR-SCAN CAPTURE-DR SHIFT -DR EXIT1-DR P AUSE-DR EXIT2-DR UPDA TE-DR 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 1 0 1 0 0 0 1 0 1 1 0[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 15 of 28 T AP Controller Block Diagram T AP Electrical Characteristics Over the Operating Range [1 1, 12, 13] Parameter Description T est Conditions Min Max Unit V OH1 Output HIGH V oltage I OH = − 2.0 mA 1.4 V V OH2 Output HIGH V oltage I OH = − 100 μ A[...]

  • Página 16

    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 16 of 28 T AP AC Switching Characteristics Over the Operating Range [12, 14] Parameter Description Min Max Unit t TCYC TCK Clock Cycle Time 50 ns t TF TCK Clock Frequency 20 MHz t TH TCK Clock HIGH 20 ns t TL TCK Clock LOW 20 ns Setup Times t TMSS TMS Setup t[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 17 of 28 Identification R egi ster Definitions Instruction Field Va l u e Description CY7C1546V18 CY7C1557V18 C Y7C1548V18 CY7C15 50V18 Revision Numb er (31:29) 000 000 000 000 V ersio n number . Cypress Device ID (28:12) 1 1 0101 1 1 100000 100 1 10101 1 1 1[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 18 of 28 Boundary Scan Order Bit Number Bump ID Bit Number Bump ID Bit Number Bump ID Bit Number Bump ID 0 6R 2 8 10G 56 6A 84 1J 1 6 P2 9 9 G 5 7 5 B8 5 2 J 2 6N 30 1 1F 58 5A 86 3K 3 7P 31 1 1G 59 4A 87 3J 4 7 N3 2 9 F 6 0 5 C8 8 2 K 5 7R 33 10F 61 4B 89 1K[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 19 of 28 Power Up Sequence in DDR-II+ SRAM DDR-II+ SRAMs must be powered up and i nitialized in a predefined manner to prevent unde fined operations. During power up, when the DOFF is tied HIGH, the DLL is locked a fter 2048 cycles of st able clock. Power Up [...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 20 of 28 Maximum Ratings Exceeding maximum ratin gs may impair the useful life o f the device. These user guidelines are not teste d. S torage T emperature .............................. ... –65°C to +150°C Ambient T emperature with Powe r Applied.. –55[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 21 of 28 I SB1 Automatic Power down Current Max V DD , Both Ports Deselected, V IN ≥ V IH or V IN ≤ V IL f = f MAX = 1/t CYC , Inputs S tatic 375MHz (x8) 525 mA (x9) 525 (x18) 525 (x36) 525 333MHz (x8) 500 mA (x9) 500 (x18) 500 (x36) 500 300MHz (x8) 450 m[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 22 of 28 AC T est Loads and W aveforms Figure 4. AC T est Loads and Waveforms 1.25V 0.25V R = 50 Ω 5p F INCLUDING JIG AND SCOPE ALL INPUT PULSES Device R L = 50 Ω Z 0 = 50 Ω V REF = 0.75V V REF = 0.75V [21] 0.75V Under Te s t 0.75V Device Under Te s t OUTP[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 23 of 28 Switching Characteristics Over the Operating Range [21, 22] Cypress Parameter Consor tium Parameter Description 375 MHz 333 MHz 300 MHz Unit Min Max Min Max Min Max t POWER V DD (T ypical) to the First Access [23] 1–1–1– m s t CYC t KHKH K Cloc[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 24 of 28 Switching W aveforms Read/Writ e/Deselect Sequence [29, 30, 31, 32] Figure 5. W aveform for 2.0 Cycle Read L atency DON’ T CARE UNDEFINED 1 2 3 4 5 6 7 8 9 10 READ READ READ NOP WRITE WRITE t NOP 11 K K LD R/W A t KH t KL t CYC t HC t SA t HA SC A0[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 25 of 28 Ordering Information Not all of the speed, package, and tem perature ranges are available. Contact your local sales represe ntative or visit www .cypress.com for actual products offered. Spee d (MHz) Ordering Code Package Diagram Package T ype Operat[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 26 of 28 300 CY7C1546V18-300BZC 51-85195 165-Ball Fine Pi tch Ball Grid Array (15 x 17 x 1.4 mm) Commercial CY7C1557V18-300BZC CY7C1548V18-300BZC CY7C1550V18-300BZC CY7C1546V18-300BZXC 51-85195 165-Ball Fine Pi tch Ball Grid Array (15 x 17 x 1.4 mm) Pb-Free C[...]

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    CY7C1546V18, CY7C1557V18 CY7C1548V18, CY7C1550V18 Document Number: 001-06550 Rev . *E Page 27 of 28 Package Diagram Figure 6. 165-Ball FBGA (15 x 17 x 1.4 mm) !  0).#/2.%2 ¼ ¼   8 [...]

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    Document Number: 001-06550 Rev . *E Revised March 1 1, 2008 Page 28 of 28 QDR RAMs an d Quad Data R ate RAMs comprise a new family o f products devel oped by Cypress, IDT , NEC, Renesas, and Samsung. All pr oduct and comp any names ment ioned in this do cument are the tr ad emarks of their respe ctive hold ers. CY7C1546V18, CY7C1557V18 CY7C1548V18,[...]